计算机组成原理脑图思维导图

U952930264

2023-12-11

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计算机

电脑组成

系统硬件

存储器，系统，处理器等内容讲解

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思维导图大纲

计算机系统概述

发展历程

第一代:电子管

第二代:晶体管

第三代:中小规模集成电路

第四代: 超大规模集成电路

系统组成

运算器:计算机的执行部件，用于对数据进行加工处理

控制器:计算机的指挥中心，由其控制各部件自动协调地进行工作

存储器:计算机的存储部件，用于存放程序和数据

输入设备:将程序和数据以机器所能识别和接受的信息形式输入到计算机

输出设备: 将计算机处理的结果以某些的形式输出

性能指标

机器字长:计算机进行一次整数运算所能处理的二进制数据的位数

数据通路带宽:数据总线一次所能并行传递信息的位数

主存容量:主存储器所能存储信息的最大容量

运算速度

子主题 1

吞吐量:系统在单位时间内处理请求的数量

响应时间:从用户提交请求到系统首次产生响应并获得其所需要的结果所用的时间

时钟周期:节拍脉冲或T周期，CPU中最小的时间单位

主频:机器内部主时钟的频率，时钟周期的倒数

CPI:执行-条指令所需的时钟周期数

执行时间:运行一个程序所花费的时间

MIPS:每秒执行多少百万条指令

FLOPS:每秒执行多少次浮点运算，分为MFLOPS、GFLOPS等

计算机的运算方法

数

数制与编码

数值: BCD码，用四位二进制来表示- -位十进制数，有冗余状态

字符

子主题 1

ASCII码:采用7位二进制数表示大小写字母、数字和专用符号

汉字编码:包括输入编码、汉字内码、汉字字形码

校验

奇偶校验码:在原编码上加一个校验位，检验整个检验码中1的个数是否为奇数或偶数

海明校验码: 按某种规律分成若干组，每组安排-一个校验位进行奇偶性测试，产生多位检测信息，并得出出错位置

循环冗余检验码:在K位信息码后再拼接R位的检验码，利用模2除法检验编码正确性

定点数

表示

原码:用机器数的最高位表示该数的符号，其余的各位表示数的绝对值

反码:正数与原码-样，负数除符号位外其余各位是原码的按位取反

补码:正数与原码- -样，负数是反码的末位加1

移码:在真值X上加上-一个常数(偏置值)，通常这个常数取2

计算:分为移位、原码以及补码下的加减乘除

浮点数

表示

组成:阶符、阶码、数符和尾数

规格化:规定尾数的最高数位必须是-一个有效值

IEEE754标准: 尾数用采取隐藏位策略的原码表示，且阶码用移码表示的浮点数

加减步骤:对阶、尾数求和、规格化

算术逻辑单元

-位全加器:最基本的加法单元，输入两位加数及低位的进位，输出和与高位进位

串行加法器: -位全加器的简单相连，串行进位

并行加法器:使用先行进位提高加法器的运算速度

ALU:功能较强的组合逻辑电路，它能进行多种算术运算和逻辑运算

指令系统

指令格式

基本格式

操作码:指出指令中该指令应该执行什么性质的操作和具有何种功能

地址码:给出被操作的信息的地址或操作数本身，可以有多个地址码

定长操作码:在指令字的最高位部分分配固定的若干位(定长)

表示操作码扩展操作码:全部指令的操作码字段的位数不固定

寻址方式

指令寻址

顺序寻址:通过程序计数器PC加1，自动形成下一-条指令的地址

跳跃寻址:通过转移类指令直接或间接给出下-条指令的地址

数据寻址

隐含寻址:操作数地址不明显给出，隐含在指令中

立即寻址:给出的不是操作数的地址，而是操作数本身

直接寻址:直接给出操作数的真实地址

间接寻址:给出操作数有效地址所在的存储单元的地址

寄存器寻址:直接给出操作数所在的寄存器编号

寄存器间接寻址:给出存有操作数所在主存单元的地址的寄存器编号

相对寻址:把程序计数器PC的内容加上指令格式中的形式地址

基址寻址:将基址寄存器的内容加上指令格式中的形式地址

变址寻址:将变址寄存器的内容加上指令格式中的形式地址

堆栈寻址:从规定的堆栈中取出操作数

CISC:指令数目多、字长不固定、寻址方式多、寄存器数量少、- -般为微程序控制

RISC: 指令数目少、字长固定、寻址方式少、寄存器数量多、-般为组合逻辑控制

总线

概述

定义: - 组能为多个部件分时共享的公共信息传送线路

分类

片内总线:用来连接芯片内部的各个部件

系统总线:用于连接计算机系统内各功能部件

通信总线:用于连接计算机系统之间或计算机系统与其他系统

性能指标:传输周期、时钟周期、总线宽度、总线带宽等

仲裁

集中式

链式查询:根据线的连接顺序依次查询每个部件有无请求

计数器定时查询:对每个设备编号，用计算器依次查询

独立请求方式:在总线控制器中排队，按照一-定规则批准某个请求

分布式:不需要中央仲裁器，每个潜在的主模块都有自己的仲裁号和仲裁器

总线周期

申请分配阶段:主设备向总线提出使用请求

寻址阶段:通过总线发出本次要访问的从模块的地址及有关命令

传输阶段:主模块和从模块进行数据交换，可单向或双向进行数据传送

结束阶段:主模块的有关信息均从系统总线上撤除，让出总线使用权

定时

同步:系统采用一个统-的时钟信号来协调发送和接收双方的传递定时关系

异步

概念:没有统- -的时钟，依靠相互制约的“握手”来实现定时通信

分类:不互锁、半互锁、全互锁

输入/输出系统

外部设备

输入设备:键盘、鼠标等

输出设备: 显示器、打印机等

外存储器:硬盘存储器、磁盘阵列、光盘存储器等

程序查询:由程序不断的查询外设的状态，直到外设准备就绪

I/O接口

主要功能

实现主机和外设的通信联络控制

进行地址译码和设备选择

主要功能实现数据缓冲

信号格式的转换

传送控制命令和状态信息

组成:数据缓冲寄存器、设备选择电路、命令寄存器、命令译码器、内部接口

编址

统-编址:把I/O端口当做存储器的单元进行地址分配

独立编址: I/O端口独立编址，设置专门的输入/输出指令访问端口

1/O方式

程序查询:由程序不断的查询外设的状态，直到外设准备就绪

程序中断

工作流程

中断请求: 中断源向CPU发出中断信号

中断判优:判断多个中断源的优先级

响应条件

有中断源提出中断请求

CPU允许中断及开中断

一条指令执行完毕且没有更紧迫的任务

中断隐指令:完成关中断、保存断点、引出中断服务程序

中断向量:查询中断服务程序的入口地址

中断处理:执行中断服务程序最后恢复现场，中断返回

多重中断

概念:当CPU处理中断时，又有更高优先级的中断请求

条件

在中断服务程序中提前设置开中断指令

优先级别高的中断源有权中断优先级别低的中断源

中断屏蔽技术: 在处理中断时，用中断屏蔽字屏蔽掉某些中断源

DMA

组成

主存地址计数器:存放要交换数据的主存地址

传送长度计数器:用来记录传送数据的长度

数据缓冲寄存器:用于暂存每次传送的数据

DMA请求触发器: I/O设备准备好数据后使DMA请求触发器置位

控制/状态逻辑:由控制和时序电路及状态标志组成

中断机构:数据块传送完毕后触发中断机构，提出中断请求

传送方式

停止CPU访存:当需要传送数据时，停止CPU对主存的访问

交替访存:将CPU周期分为DMA访存和CPU访存两个部分

周期挪用: I/O设备需要访存时，挪用一个或几个存取周期

传送方程

预处理:完成寄存器置初始值之类的准备工作

数据传送: 占用总线传输数据，数据传送完全由DMA控制

后处理: CPU执行中断服务程序做结束DMA处理

存储器

层次结构: Cache- →主存→磁盘-→磁带、光盘

半导体存储器

组成:存储矩阵、译码驱动、读写电路、读写控制线、片选线、地址线和数据线

分类

RAM

SRAM:用双稳态触发器来记忆信息

DRAM

原理:利用存储元电路中栅极电容上的电荷来存储信息

刷新

集中:用一段固定时间依次对存储器的所有行逐- -刷新

分散:把对每-行的刷新分散到各个工作周期中去

异步:把对每行刷新分散到-整个刷新周期中去

ROM

MROM:在生产过程中直接写入，以后任何人都无法改变其内容

PROM:允许用户用专门设备写入程序，写入后内容就无法改变

EPROM:允许用户写入程序，程序员可以对其内容进行多次改写

Flash: 在不加电时仍可长期保存信息且能进行快速擦除重写

主存与CPU的连接

扩展

位扩展:将芯片的地址、片选和读写控制端相应并联，数据端分别引出扩展

字扩展:将芯片的地址、数据、读写控制线相应并联，片选位译码给出

字位扩展:同时进行字扩展和位扩展

片选

线选法:用除片内寻址外的高位地址线直接分别接至存储芯片的片选端

译码片选法:用除片内寻址外的高位地址线通过译码器产生片选信号

提速方案

双端口RAM:有两个独立的端口，允许两个独立的控制器同时异步地访问存储单元

多模块存储器

单体多字: -次并行读出多个字，地址必须顺序排列并处于同- -单元

多体并行

高位交叉:高位地址为信号，低位地址为体内地址

低位交叉:低位地址为信号，高位地址为体内地址

Cache

引入目的:解决主存与CPU在速度上的矛盾

映射方式

直接映射: 主存数据块只能装入Cache中的唯- -位置

全相联映射:可以把主存数据块装入Cache中的任何位置

组相联映射:将Cache分为若干组，-一个数据块可以装入一组内的任何一个位置

替换算法

随机算法:随机地确定替换的Cache块

先进先出:选择最早调入的行进行替换

近期最少使用:选择近期内长久未访问过的存储行作为替换的行

最不经常使用:将- -段时间内被访问次数最少的存储行换出

写策略

全写法:当CPU对Cache写命中时，必须把数据同时写入Cache和主存

写回法:修改时不立即写回主存，只有当此块被换出时才写回主存

虚拟存储器

引入目的:解决主存不足的问题

基本分类

基本分页:内存分为固定的块，按物理结构划分，会有内部碎片

基本分段:内存块的大小不固定，按逻辑结构划分，会有外部碎片

段页式:基本分段和基本分页的结合，会有内部碎片

组成部分

页表机制:通过查表获取相关信息

中断机构:要访问页不在内存时产生缺页中断

地址变换机构:把逻辑地址变换成物理地址

内存和外存:需要-定容量的内存和外存的支持

置换算法

OPT:选择以后不用的页面

FIFO:选择最先装入的页面

LRU:选择最近最久未用的页面

CLOCK:选择最近未用的页面

改进型CLOCK:考虑页面修改问题

地址翻译: TLB-页表(TLB不命中)→Cache →主存→外存

中央处理器

功能

指令控制:完成取指令、分析指令和执行指令的操作，即程序的顺序控制

操作控制:管理并产生由内存取出的每条指令的操作信号

时间控制: 为每条指令按时间顺序提供应有的控制信号

数据加工:对数据进行算术和逻辑运算

中断处理:对计算机运行过程中出现的异常情况和特殊请求进行处理

内部总线: CPU内部的公共通路，多个部件共享，可以存在一条或多条

硬布线控制器:由复杂的组合逻辑门电路和- -些触发器构成，由硬件给出控制信号

基本结构

运算器:对数据进行加工和处理

控制器:发出每条指令对应的操作序列对计算机进行控制

内部总线: CPU内部的公共通路，多个部件共享，可以存在一条或多条

硬布线控制器:由复杂的组合逻辑门电路和- -些触发器构成，由硬件给出控制信号

指令执行过程

指令周期

取指周期:根据PC中的内容取出指令代码并存放在IR中

间址周期:取操作数有效地址

执行周期:根据指令字的操作码和操作数执行相应的操作

中断周期:处理中断请求

单指令周期:对所有指令都选用相同的执行时间来完成

执行方案

单指令周期:对所有指令都选用相同的执行时间来完成

多指令周期:对不同类的指令选用不同的执行步骤来完成

流水线方案:指令之间可以并行执行的方案

内部总线: CPU内部的公共通路，多个部件共享，可以存在一条或多条

硬布线控制器:由复杂的组合逻辑门电路和- -些触发器构成，由硬件给出控制信号

数据通路

内部总线: CPU内部的公共通路，多个部件共享，可以存在一条或多条

专用通路:根据指令执行过程中的数据和地址的流动方向安排连接线路

硬布线控制器:由复杂的组合逻辑门电路和- -些触发器构成，由硬件给出控制信号

控制器

硬布线控制器:由复杂的组合逻辑门电路和- -些触发器构成，由硬件给出控制信号

微指令控制器

概念:把每条机器指令设计成一一个微程序，由微指令给出控制信号

组成:控制存储器、微指令寄存器、微指令形成部件、微地址寄存器

编码方式

直接编码:字段中每-位代表-一个微命令

字段直接编码:把互斥微命令放在-一段编码

字段间接编码:某些微命令需要另一个段的微命令来解释

格式

操作控制字段:各个微操作信号的集合

顺序控制字段:包括判断测试字段和后继微地址字段

指令流水线

分类

按使用级别分:部件功能级流水线、处理机级流水线、处理机间级流水线

按完成功能分:单功能流水线、多功能流水线

按连接方式分:动态流水线、静态流水线

按有无反馈信号分:线性流水线、非线性流水线

影响因素

结构相关:由于多条指令在同- -时刻争用同一~资源而形成的冲突

数据相关:必须等前一条指令执行完才能执行后一条指令的情况

控制相关:遇到转移指令和其他改变PC值的指令而造成断流

性能指标:吞吐率、加速比、效率

基本技术:超标量流水线技术、超流水线技术、超长指令字技术

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